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采用VHDL语言与FPGA实现卫星同步数字复接系统的设计

发布时间:2019-07-03 05:58 来源:未知 编辑:admin

  在便携式数字卫星通信系统中,为了扩大传输容量和提高传输效率,满足同时传输几种业务的需求,通常采用时分复用的方法,将若干个低速数字码流按一定格式合并成一个高速数据码流,以便在一条信道中传输,使各个业务信号互相不产生干扰,实现此功能的设备就是数字复接系统。

  便携式卫星通信,要求实现平台集成度高、速度快、功耗小、体积小和成本低。现场可编程门阵列(FPGA) 在结构上由逻辑功能块排列为阵列,并由可编程的内部连线连接这些功能块,来实现一定的逻辑功能。特别适合上述要求的产品开发与小批量生产。

  FPGA 的开发环境在电路设计阶段,可实时地对设计电路进行各种仿真分析,提高电路设计的灵活性和可靠性,特别是还可在成品上直接进行二次开发和功能扩展,灵活且可移植。后期还可以在线对任意一逻辑信号进行实时仿真,该文利用软件QuartusII 5. 1 和VHDL 硬件语言进行设计和仿真,实现一个基于FPGA 的卫星便携站的同步数字复接系统的设计。

  同步数字复分接器完成以下业务的复分接:3 路音频合计48 kbps 数据; 1 路64 kbps 同步数据;1 路9. 6 kbps 异步数据; 1 路128 kbps LAN 数据; 1 路517. 2 kbps 视频数据。采用同步、固定时隙分配和按位复接方式的设计方法。

  因为数字复接器与音频的接口关系最为复杂,所以设计要点着重放到了与音频接口的处理。

  如图1 所示,采用双口RAM完成音频数据和复分接器的接口。音频数据接口是一种DSP总线 个缓冲周期,音频数据缓存到双口RAM的低端地址存储区,同时数据复接单元读取双口RAM 的高端地址存储区的音频数据; 在第2 个缓冲周期,音频数据缓存到双口RAM 的高端地址存储区,同时数据复接单元读取双口RAM 的低端地址存储区的音频数据。如此循环,周而复始。

  这样经过缓冲的数据流没有时间停顿的送到复接器中,属于一种流水线式处理,完成数据的无缝缓冲和处理,节约缓冲区的空间,达到利用低速模块处理高速数据流的结果,实现了数据流的并串转换。

  如果音频数据和复分接器的接口采用传统的缓存方式,很容易造成复接器读数据的时候音频数据还没有写到缓存中,很容易造成声音的“咔咔声”,采用音频接口的乒乓操作避免了此问题的产生。

  在数字卫星传输系统中,有一个独特的音视频同步问题,即通常说的唇音同步。由于图像压缩编码所需之信号处理时间一般慢于声音压缩编码所需之信号处理时间,那么在收端将视频及音频信号解码出来后,就会发现音频比视频快半拍。通常见到的情况是,或者口动时听不到声音,或者口不动时却有声音出来,即唇音不同步,给观众较差的主观感觉。为了避免出现这一问题,分接器中提供了唇音同步单元,把音频数据程序上进行延时,通过调整就可保证接收端的音和视频同步。

  在FPGA 中当多路信号同时发生跳变的瞬间,往往会出现一些不正确的尖峰信号,这些尖峰信号就是“毛刺”。组合逻辑电路中竞争冒险现象的出现也会出现“毛刺”。它的出现会影响电路工作的稳定性和可靠性,导致数字系统的误操作和逻辑紊乱。

  设计中利用D触发器对输入信号的毛刺不敏感的特点,去除信号中的毛刺,但是只是对信号中发生在非时钟跳变沿的毛刺信号去除明显,并且有一定延时。因此设计中尽量采用同步时序电路来实现各个进程模块的功能,同时对输入输出的数据进行高倍时钟的采样,达到去除电路中毛刺的目的。

  该单元不要求与其他复分接设备互联互通,所以采用自定义的帧结构。帧头采用集中帧码,帧头固定为12 bits。帧结构如表1 所示。

  根据表1 可以计算出每帧的帧长L 为7 680 bit,线 kbps 时,帧周期T 为:

  复接器部分负责将各支路信息数据和帧头合成一路数据流。它由时钟发送电路、数据接收存贮器、数据缓冲单元和数据复接电路组成。时钟发送电路产生复接各支路信息数据所需的时隙,时钟通过使用内部时钟源或由接收时钟锁相得到; 数据接收存贮器为一双口RAM,用来接收数字音频数据; 数据缓冲单元用来把同步数据等数据的相位调整到满足可以进行复接的相位; 数据复接电路将上述数据合成一路线路数据; 复接器的组成框图如图2 所示。

  分接器负责将一路数据流分解成各个支路信息数据。它包括数据分接电路、时钟恢复电路、数据接收存贮器和数据缓冲单元等部分。时钟恢复电路产生解帧所需的各种时钟和相应的支路时隙,这些时钟和接口接收的数据一起送入数据分接电路,搜索帧同步字,当满足同步规则后判为同步,同时强迫时序与数据帧同步对应,将各支路信息数据分接,并送相应的解码单元,不同步给出同步/ 失步告警信号;数据接收存贮器为一双口RAM,用来发送数字音频数据; 数据缓冲单元用来把分接的同步数据的相位调整到满足数据接口的相位。复接器的组成框图如图3 所示。

  对于集中帧同步字方式,帧同步字在数据流中是若干个连续的码元,占据相邻的时隙,因此帧码检测电路比较简单,可由位数等于帧码个数的D 触发器和与门构成。数据由时钟逐位打入D 触发器中,一旦12 位帧码都移入D 触发器中,即12 个D 触发器输出为帧同步字,则与门输出一个脉冲,否则与门没有输出。为防止假同步,连续3 次搜索到帧同步字才认为设备同步,否则重新搜索。当信道误码率较高时,为避免设备频繁失步,当连续3 次失步才认为设备失步。

  采用上述方法既可以防止假锁,又可以避免启动不必要的同步搜索,使设备工作更加稳定可靠。

  所有以上功能除接口转换及时钟锁相外,全部使用FPGA 器件,采用硬件设计语言实现。并按功能模块化设计,具有很好的重用性,可以方便地进行移植。

  该复接器是在Altera公司的QuartusII5. 1 作为硬件开发平台,完全采用VHDL 硬件描述语言编写,并在QuartusII5. 1 的开发环境下进行时序仿真,系统仿真波形良好,除了允许范围内的信号延迟外,能准确实现数字信号的复接和分接,经过编译下载到可编程器件中,程序已通过了综合实验,获得很好的效果,满足了工程的需要。

  在传输过程中,由于信道噪声的影响,不可避免地将在传输码流中引入误码,从而导致系统同步的丢失。同步丢失是一个非常严重的问题,它将导致主观质量的严重下降,甚至使得整个系统不能正常工作。因此,复分接系统同步性能的好坏,是影响整个系统性能的关键环节。

  在发送端,复分接系统输出数据流帧长为L =7 680 bit。在每帧的起始,是固定数值的同步帧头,码长为N = 12 bit,根据文献[ 3] ,有平均搜捕时间:

  所以T1= 1 607 h。从上面的分析中可以看出复分接系统即使在不进行误码保护的情况下,也能在较短的时间内确认失帧,并很快搜捕到同步; 同时在同步状态保持很长的时间。因此,该复分接系统具有较好的同步性能,在一定的误码保护措施下能够满足实际要求。

  设计的数字复接系统的各个部分,都可以在FPGA 芯片上用VHDL 编程实现。整个复分接系统功能就可以集成在一块芯片上,既节省了硬件资源,减少外部走线,简化了系统,而且该设计便于扩展,方便反复编写和修改程序,只需修改FPGA 中相应控制参数和外接的监控信息就可以实现速率可变和帧结构可变的复接与分接。实验表明,该系统在FDMA便携式卫星传输平台中起到了重要作用,可提高信道的利用率和传输容量。

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